Verilog

История языка Verilog.

История Verilog

Verilog был создан, как проприетарный язык для моделирования аппаратуры компанией Gateway Design, приблизительно в 1984 году. Ходили слухи, что оригинальный язык был разработан заимствованием свойств популярного в то время языка HDL, называвшегося HiLo и традиционного языка программирования, подобного C. В то время Verilog не был стандартизован, самостоятельно развивался и менялся почти во всех выпусках между 1984 и 1990 годами.

Симулятор Verilog был создан в начале 1985 года и развивался, в основном, до 1987 года. Симулятор продавался компанией Gateway. Первым серьезным улучшением был Verilog-XL). Это язык, используемый для описания цифровых, получивший новые свойства и печально известный “XL алгоритм” оказавшийся очень эффективным методом симуляции уровня логики.

В конце 1990 года Cadence Design System, чьи начальные продукты в то время включали симулятор тонкопленочного процесса, решили приобрести Gateway Automation System. Вместе с другими продуктами Gateway, Cadence становится обладателем языка Verilog и продолжает продавать его вместе с симулятором. В то же время, Synopsys продвигала методологию нисходящего проектирования с использованием Verilog. Эта комбинация оказалась очень эффективной.

В 1990 году в Cadence поняли, что если Verilog будет оставаться закрытым языком, то давление стандартов постепенно будет сдвигать отрасль в сторону VHDL. В результате, Cadence организовала Open Verilog International (OVI), и в 1991 году выпустила документацию по Verilog Hardware Description Language. Это событие “открыло” язык.

OVI провел значительную работу по улучшению справочного руководства по языку (LRM), уточняя его понятия и термины, и делая спецификацию независимой от производителя по мере возможностей.

Как только это было сделано, многие предприятия поддержали на рынке Verilog, каждое хотело сделать то, что Gateway делали прежде – приспособить язык под собственные нужды. Это способно было лишить смысла передачу языка в общее пользование. В результате, в 1994 году IEEE сформировала рабочую группу 1364, призванную вернуть OVI LRM (документацию разработанную OVI) к стандартам IEEE. Эти попытки привели к успешному голосованию в 1995 году и Verilog стал стандартом IEEE в декабре того же года.

Когда Cadence передали OVI LRM, несколько компаний начали работу над симуляторами Verilog. В 1992 году о них было объявлено и в течение 1993 года некоторые симуляторы от этих компаний стали доступны. Наиболее успешным оказался VCS, компилирующий симулятор Verilog, от Chronologic Simulation. Это был настоящий компилятор, в противоположность интерпретатору, каковым был Verilog-XL. В результате, время компиляции возросло, но время выполнения симуляции значительно сократилось.

Между тем, популярность Verilog и его процедурного интерфейса росли в геометрической прогрессии. Verilog как язык описания аппаратуры приобрел больше поклонников, чем VHDL, несмотря на его поддержку на правительственном уровне. Было только делом времени, чтобы участники OVI поняли необходимость следовать общепринятым стандартам. Поэтому совет директоров OVI обратился к IEEE с просьбой создать рабочую комиссию по стандартизации Verilog в рамках IEEE. Рабочая комиссия 1364 была создана в середине 1993 года и 14 октября того же года собралась на свое первое совещание.

Стандарт, объединивший синтаксис языка Verilog и его процедурный интерфейс в общем документе, был утвержден в мае 1995 года и в настоящее время известен как IEEE Std. 1364-1995.

Через несколько лет после этого, Verilog дополнился новыми возможностями, и новая версия получила название Verilog 2001. В этой версии учтены и исправлены многие недостатки Verilog 1995. Новый стандарт получил название Verilog IEEE 1364-2001. Остается лишь дождаться, когда все производители инструментальных программ внедрят ее в свои продукты.