Verilog

Учебник Verilog.

Подробнее...

Verilog, Verilog HDL (англ. Verilog Hardware Description Language) — это язык описания аппаратуры, используемый для описания и моделирования электронных систем. Verilog HDL, не следует путать с VHDL (конкурирующий язык), наиболее часто используется в проектировании, верификации и реализации (например, в виде СБИС) аналоговых, цифровых и смешанных электронных систем на различных уровнях абстракции. Данный цикл статей основан на Verilog Tutorial

Предупреждения

Автор не заявляет никаких претензий, не дает обещаний или гарантий по достоверности сведений, полноте или безошибочности изложенного в данном учебнике и в явной форме отказывается от ответственности за ошибки и недочеты в его содержании. Автор не предоставляет никаких гарантий: подразумеваемых, явных или правовых, включая но не ограничиваясь гарантиями несоблюдения прав третьих лиц, названий, коммерческой выгоды, отсутствия компьютерных вирусов в гиперссылках на интернет-ресурсы, содержащихся в данном учебнике.

Упоминание в данном учебнике любых коммерческих продуктов, технологий или услуг, или использование других видов деятельности, названий фирм или корпораций, производится только в информационных целях, и не выражает поддержки, рекомендаций, или личных предпочтений автора. Весь исходный код и учебные примеры используются Вами под Вашу ответственность. Все идеи и точки зрения, изложенные в учебнике, принадлежат мне и не имеют никакого отношения к моему работодателю.

Содержание:

Спасибо за неоценимую помощь в переводе: Алексей Фурман.