Блог

Эмуляция EDID информации HDMI интерфейса на FPGA.

Видно, что по HDMI, помимо видео потока (TMDS channel 0/1/2/clk), передаются еще и данные по интерфейсам DDC и CEC, последний нас пока интересовать не будет. DDC есть не что иное как интерфейс I2C, только без мультимастера, мастер только один — источник видео сигнала. Основной информацией передаваемой по DDC, для случая не защищенного HDCP HDMI канала, является EDID — «это стандарт формата данных VESA, который содержит базовую информацию о мониторе и его возможностях, включая информацию о производителе, максимальном размере изображения...». Да и еще одна маленькая, но важная особенность: без получения «нормального» EDID, источник сигнала не активизирует передачу видео сигналов по TMDS. По итогу имеем следующее: приемником HDMI является FPGA которая и знать не знает что такое I2C, EDID, DDC, а без нормального EDID, честных сигналов TMDS от видеокарты не видать «как своих ушей».

В этой статье мы расскажем что из себя представляет EDID, и как его реализовать с помощью FPGA на нашей плате VE-10CL025.

Extended Display Identification Data (EDID) — стандарт формата данных VESA, который содержит базовую информацию о мониторе и его возможностях, включая информацию о производителе, максимальном размере изображения, цветовых характеристиках, заводских предустановленных таймингах, границах частотного диапазона, а также строках, содержащих название монитора, его размер и серийный номер.

Информация сохраняется в мониторе и используется для обмена данными с системой через канал экранных данных (англ. DDC, Display Data Channel), который находится между монитором и графическим адаптером. Система использует эту информацию в конфигурационных целях, в итоге монитор и система могут работать вместе согласованно.

Последняя версия EDID (версия 1.3) может быть использована в ЭЛТ-мониторах, ЖК-мониторах, а также будущих типах мониторов, так как EDID предлагает общее описание почти всех параметров монитора.

Для считывания EDID с вашего монитора, а так же для исследования и изменеия параметров, можно использовать програму Deltacast E-EDID Editor:

pic1

В принципе каким бы способом мы не считали EDID, нам главное преобразовать эти данные в HEX формат, и инициализировать ими компонент 1-PORT ROM:

pic2

Верхнеуровневый модуль устроен достаточно просто, в нем мы создаем экземпляр нашего эмулятора EDID:

Verilog Code:
  1. `default_nettype none
  2. `include "setup.v"
  3.  
  4. module eedid_hdmi (
  5. // CLOCK
  6. input wire CLK_50MHZ, // 100MHz system clock signal
  7. // SWITCH
  8. input wire BTN_RESET_N,
  9. // EDID I2C
  10. input wire RX0_SCL,
  11. inout wire RX0_SDA
  12. );
  13.  
  14. i2c_edid i2c_edid_inst_0 (
  15. .clk(CLK_50MHZ),
  16. .rst(~BTN_RESET_N),
  17. .scl(RX0_SCL),
  18. .sda(RX0_SDA)
  19. );
  20.  
  21. endmodule // top
  22. `default_nettype wire

Основная логика находится в модуле i2c_edid:

Verilog Code:
  1. /*
  2. Copyright (c) 2015, Takeshi Matsuya <macchan@sfc.wide.ad.jp>
  3. All rights reserved.
  4.  
  5. Redistribution and use in source and binary forms, with or without
  6. modification, are permitted provided that the following conditions are met:
  7.  
  8. 1. Redistributions of source code must retain the above copyright notice,
  9.   this list of conditions and the following disclaimer.
  10. 2. Redistributions in binary form must reproduce the above copyright notice,
  11.   this list of conditions and the following disclaimer in the documentation
  12.   and/or other materials provided with the distribution.
  13.  
  14. THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND
  15. ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
  16. WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  17. DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE LIABLE FOR
  18. ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  19. (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
  20. LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND
  21. ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  22. (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  23. SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  24.  
  25. The views and conclusions contained in the software and documentation are those
  26. of the authors and should not be interpreted as representing official policies,
  27. either expressed or implied, of the FreeBSD Project.
  28. */
  29. `default_nettype none
  30. `include "setup.v"
  31.  
  32. module i2c_edid
  33. (
  34. input wire clk,
  35. input wire rst,
  36. input wire scl,
  37. inout wire sda
  38. );
  39.  
  40. reg hiz = 1'b1;
  41. reg sda_out = 1'b0;
  42. reg [4:0] count = 5'd0;
  43. reg [15:0] rdata = 24'h0;
  44. reg [7:0] addr = 8'h0;
  45. reg [7:0] data = 8'h0;
  46. parameter EDID_IDLE = 3'b000;
  47. parameter EDID_ADDR = 3'b001;
  48. parameter EDID_ADDR_ACK = 3'b010;
  49. parameter EDID_ADDR_ACK2= 3'b011;
  50. parameter EDID_DATA = 3'b100;
  51. parameter EDID_DATA_ACK = 3'b101;
  52. parameter EDID_DATA_ACK2= 3'b110;
  53. reg [2:0] edid_state = EDID_IDLE;
  54. reg [3:0] scl_data = 4'h00;
  55. reg [3:0] sda_data = 4'h00;
  56. `ifdef DEBUG
  57. reg [7:0] led_r [0:255];
  58. reg [7:0] led_count = 8'h00;
  59. `endif
  60.  
  61. wire scl_posedge, scl_negedge, scl_high;
  62. assign scl_posedge = (scl_data == 4'b0111);
  63. assign scl_negedge = (scl_data == 4'b1000);
  64. assign scl_high = (scl_data == 4'b1111);
  65.  
  66. wire [7:0] dout;
  67.  
  68.  
  69. edid_rom edid_rom_0 (
  70. .address(addr[7:0]),
  71. .clock(clk),
  72. .q(dout)
  73. );
  74.  
  75. always @(posedge clk) begin
  76. if (rst) begin
  77. hiz <= 1'b1;
  78. sda_out <= 1'b0;
  79. count <= 5'd0;
  80. rdata <= 24'h0;
  81. addr <= 8'h0;
  82. data <= 8'h0;
  83. scl_data <= 4'h00;
  84. sda_data <= 4'h00;
  85. end else begin
  86. scl_data <= {scl_data[2:0], scl};
  87. sda_data <= {sda_data[2:0], sda};
  88.  
  89. if (sda_data == 4'b1000 && scl_high) begin // Start
  90. count <= 5'd0;
  91. hiz <= 1'b1;
  92. sda_out <= 1'b0;
  93. edid_state <= EDID_ADDR;
  94. end else if (sda_data == 4'b0111 && scl_high) begin // Stop
  95. edid_state <= EDID_IDLE;
  96. end else
  97. case (edid_state)
  98. EDID_IDLE: begin
  99. hiz <= 1'b1;
  100. sda_out <= 1'b0;
  101. end
  102. EDID_ADDR: begin
  103. if (scl_posedge) begin
  104. count <= count + 5'd1;
  105. rdata <= {rdata[14:0], sda};
  106. if (count[2:0] == 3'd7) begin
  107. `ifdef DEBUG
  108. if (led_count != 8'd255)
  109. led_count <= led_count + 8'd1;
  110. led_r[ led_count ] <= {rdata[6:0], sda};
  111. `endif
  112. if (count == 5'd15)
  113. addr <= {rdata[6:0],sda};
  114. edid_state <= EDID_ADDR_ACK;
  115. end
  116. end
  117. end
  118. EDID_ADDR_ACK: begin
  119. if (scl_negedge) begin
  120. hiz <= 1'b0;
  121. sda_out <= 1'b0;
  122. if (count == 5'd8 && rdata [0] == 1'b1) begin
  123. data <= dout;
  124. edid_state <= EDID_DATA;
  125. end else begin
  126. edid_state <= EDID_ADDR_ACK2;
  127. end
  128. end
  129. end
  130. EDID_ADDR_ACK2: begin
  131. if (scl_negedge) begin
  132. hiz <= 1'b1;
  133. edid_state <= EDID_ADDR;
  134. end
  135. end
  136. EDID_DATA: begin
  137. if (scl_negedge) begin
  138. count <= count + 5'd1;
  139. hiz <= 1'b0;
  140. sda_out <= data[7];
  141. data <= {data[6:0], 1'b0};
  142. if (count[2:0] == 3'd7) begin
  143. `ifdef DEBUG
  144. if (led_count != 8'd255)
  145. led_count <= led_count + 8'd1;
  146. led_r[ led_count ] <= dout;
  147. `endif
  148. addr <= addr + 8'h1;
  149. edid_state <= EDID_DATA_ACK;
  150. end
  151. end
  152. end
  153. EDID_DATA_ACK: begin
  154. if (scl_negedge) begin
  155. data <= dout;
  156. hiz <= 1'b1;
  157. sda_out <= 1'b0;
  158. edid_state <= EDID_DATA_ACK2;
  159. end
  160. end
  161. EDID_DATA_ACK2: begin
  162. if (scl_posedge) begin
  163. if (sda)
  164. edid_state <= EDID_IDLE;
  165. else
  166. edid_state <= EDID_DATA;
  167. end
  168. end
  169. endcase
  170. end
  171. end
  172.  
  173. assign sda = hiz ? 1'hz : sda_out;
  174.  
  175. endmodule // edid

В модуле происходит анализ поступающих сигналов по четырем отсчетам сигнала, на тактовой частоте. В нашем случае это 50 МГц. И далее происходит определение текущего состояния шины, с формированием ответа, с помощью классической машины состояний.

Для начала формирования мастером посылки запроса на I2C шине, необходимо подтянуть HDMI вывод HPD к уровню логической единицы. Если подключить наше устройство к HDMI выходу видеокарты персонального компьютера, мы должны увидеть что появился новый монитор:

pic1

Скачать: eedid_hdmi.zip